Европейский процессор с наибольшей вероятностью будет основан на RISC-V

Европейский процессор с наибольшей вероятностью будет основан на RISC-V

RTL чипа Rhea от European Processor Initiative (проект создания европейского процессора) уже включает 29 ядер RISC-V, в то время как второй этап начнётся только в январе.

Европейская инициатива в области процессоров (EPI) успешно завершила свой первый трёхлетний этап разработки многоядерных микросхем для суперкомпьютеров и автомобилей.

В проекте подчёркивается переход от ARM к RISC-V в универсальном процессоре Rhea, что и явилось проверкой концепции ускорителя RISC-V и встроенного высокопроизводительного микроконтроллера для автомобильных приложений.

В проекте участвуют 28 партнеров из 10 европейских стран, цель которых – добиться независимости ЕС в области чиповых технологий высокопроизводительных вычислений (HPC).

Успешное завершение первой фазы, SGA1, открывает путь для второй части проекта, которая стартует в январе 2022 года.

Первоначальный дизайн процессора общего назначения (GPP), названного Rhea, состоял из 72 процессоров ARM Zeus, представленных на конференции Linley.

Французский производитель суперкомпьютеров Atos является ведущим партнёром потока универсальных процессоров (GPP), работая с SiPearl. Они определили архитектурные спецификации Rhea, которая теперь имеет 29 ядер, использующих архитектуру открытого набора команд RISC-V, и находится на уровне RTL в эмуляции, а не в реализации на кремнии. Конструкция предназначена для использования в конструкции суперкомпьютера в 2023 году.

«С 29 ядрами RISC-V архитектура Arm Neoverse V1, используемая SiPearl для разработки Rhea, будет предлагать эффективное, масштабируемое и настраиваемое решение для приложений HPC», – говорится в проекте. «Архитектурные решения были приняты в соответствии с методологией совместного проектирования и путём анализа производительности передовых блоков интеллектуальной собственности (IP). Масштабируемая сеть-на-кристалле (NoC) для обеспечения высокочастотной передачи данных с высокой пропускной способностью между ядрами, ускорителями, вводом-выводом (IO) и ресурсами разделяемой памяти также была оптимизирована SiPearl».

«Мы гордимся нашим успехом в разработке мощного GPP с использованием передовых технологий и IP, созданных и развёрнутых исключительно европейскими университетами и промышленными лидерами. Мы уверены, что скоро продемонстрируем инструментальную роль этого GPP в создании европейской вычислительной машины exascale, что станет следующим прорывом в области высокопроизводительных вычислений, которого мир ожидает », – сказал руководитель потока Эммануэль Эго из Atos.

«С выпуском процессора Rhea мы все внесём свой вклад в обеспечение европейского суверенитета в приложениях высокопроизводительных вычислений, таких как персонализированная медицина, моделирование климата и управление энергопотреблением», – сказал Филипп Ноттон, основатель и генеральный директор SiPearl.

Контроллеры памяти – один из наиболее важных IP, когда речь идёт о производительности GPP. Чтобы помочь оценить архитектурный выбор, CEA разработала полную платформу моделирования со специальными инструментами для анализа эффективности контроллера при управлении памятью HBM2E с высокой пропускной способностью. Платформа позволяет эффективно анализировать интерфейс устройства памяти благодаря декодированию и отслеживанию всех команд и данных памяти. Подсистема HBM2E была смоделирована с помощью нескольких случайных и директивных шаблонов, нацеленных на разные формы трафика и задействующих все функции контроллера для поддержания эффективности HBM2E.

В этом потоке также был разработан ряд современных встроенных функций безопасности и ключевых технологий. К ним относятся автономная система управления безопасностью (SMS) IP-защиты, разработанная ProvenRun, обеспечивающая расширенные, сертифицированные по общим критериям, суверенные IP-адреса безопасности для высокопроизводительных вычислений и периферийных процессоров.

Пизанский университет предоставил набор криптографических IP-адресов под названием «Crypto Tile», интегрированный в Rhea GPP от SiPearl. Это обеспечивает аппаратный модуль безопасности с полными службами безопасности для высокопроизводительной симметричной (AES с девятью режимами шифрования), асимметричной (ECC, ECDSA, ECIES, ECDH) и хэширующей (SHA2 / SHA3) криптографии, обеспечивая увеличение пропускной способности на несколько порядков и снижение затрат на электроэнергию по сравнению с программным решением.

Crypto Tile также включает в себя безопасное хранилище ключей и безопасную IP-конфигурацию, защиту от атак по побочным каналам, встроенную генерацию истинных случайных чисел (TRNG), поддержку драйверов ядра Linux, экстремальные длины ключей для максимального уровня безопасности и высокую пропускную способность шифрования благодаря интерфейсу на основе AXI4 по отношению к программируемым ядрам DMA и Arm или RISC-V. Поддержка постквантовой криптографии также обеспечивается благодаря реализации в реальном времени алгоритмов решетки, таких как Crystals Kyber и Dilithium.

Тестовый чип European Processor Accelerator (EPAC), подтверждающий концепцию, использует архитектуры с набором инструкций с открытым исходным кодом (ISA), гарантирует свободу от проприетарных лицензий и экспортных ограничений, способствуя расширению экосистемы RISC-V и добавлению в базу данных компилятора LLVM.

Системы EPAC и средства разработки программного обеспечения FPGA в полной мере используют операционную систему Linux и вносят свой вклад в сообщество с помощью исправлений, драйверов устройств и дополнительных функций для популярных программных пакетов HPC с открытым исходным кодом, таких как OpenMP и MPI. Кроме того, части оборудования, такие как STX (ускоритель трафаретов / тензорных схем), были разработаны с использованием разрешённого лицензированного подхода с открытым исходным кодом на платформе PULP.

«Поток ускорителей в EPI убедительно доказал, что векторный подход RISC-V может трансформировать сектор высокопроизводительных вычислений с помощью разработанных в Европе архитектур, способных обеспечить высокую производительность при низком энергопотреблении», – прокомментировал Хесус Лабарта ( Барселонский суперкомпьютерный центр). «Работа также воплощает европейские традиции открытой науки и сотрудничества. Партнёры по всей Европе объединили свои силы, чтобы создать то, чего не смогла бы добиться ни одна организация в одиночку. Благодаря работе с технологиями и проектами с открытым исходным кодом поток EPAC помог расширить экосистему RISC-V, сделав эту технологию жизнеспособной для растущего числа приложений в будущем».

Блок векторной обработки (VPU) EPAC, разработанный BSC и UNIZG, показывает, что использование длинных векторных архитектур RISC-V для высокопроизводительных вычислений является жизнеспособным подходом, обеспечивающим высокую производительность при низком энергопотреблении, и что его можно масштабировать в будущем.

Векторный блок управляется специализированным векторным ядром Avispado RISC-V Semidynamics и технологией Gazzillion Misses для энергоэффективной обработки.

Специальный и гибкий многоядерный ускоритель трафаретов и тензорных изображений (STX) на основе RISC-V, разработанный ETH Zurich и Fraunhofer, использует блоки обработки трафаретов, чтобы обеспечить исключительную энергоэффективность и программируемость для машинного обучения и рабочих нагрузок трафаретов.

Между тем, ускоритель с переменной точностью (VRP), разработанный CEA, повышает эффективность и надёжность для научных высокопроизводительных вычислительных приложений, таких как мультифизическое моделирование.

Тестовая микросхема EPAC также включает в себя несколько распределённых банков общего кэша L2 и домашних узлов когерентности (L2HN), разработанных FORTH и CHALMERS и оптимизированных для требований высокой пропускной способности блоков векторной обработки, предлагая при этом согласованное представление системы памяти, которое упрощает выполнение нескольких операций.      

Все процессорные блоки и общие банки L2HN подключаются через высокоскоростной NoC по модульному принципу, что позволяет масштабировать систему. Тестовая микросхема также включает передовую технологию SERDES для внекристальной и межкристальной коммуникации с очень высокой пропускной способностью. И NoC, и SERDES были разработаны Extoll.

Печатная плата (дочерняя плата) для тестирования тестового чипа EPAC была спроектирована и разработана E4 Computer Engineering.

Проект Automotive Stream, координируемый Infineon, лидером в области автомобильных микроконтроллеров, проложил путь к автономным автомобилям, пригодным для использования в дорогах, благодаря проверенной концепции инновационной платформы встроенных высокопроизводительных вычислений (eHPC) и соответствующего комплекта разработки программного обеспечения (SDK). Эта платформа в сочетании с уменьшенным в размерах процессором общего назначения, адаптированным для транспортных средств, удовлетворяет растущий спрос на вычислительную мощность в будущих автомобилях экономичным, экономически жизнеспособным и функционально безопасным способом.

«В целом, достижения являются свидетельством сотрудничества, синергии и командного духа, которые характеризовали исследовательскую работу в автомобильной отрасли», – сказал руководитель направления Кнут Хуфельд (Infineon). «Благодаря ориентации на рентабельные, безопасные и сертифицированные автомобильные решения, его можно рассматривать как основополагающий для общей прибыльности европейских переработчиков в области высокопроизводительных вычислений».

Главное достижение было показано на одобренном для эксплуатации автомобиле BMW X5, чтобы продемонстрировать концепцию новаторского микроконтроллерного блока eHPC (eHPC MCU), который интегрирован в специально разработанную гибкую модульную вычислительную платформу (MCP) вместе с несколькими IP-адресами технологии EPI. Были проведены многочисленные тестовые поездки для сбора данных и оценки тестовых сценариев, включающих параметры автономного вождения.

Среди других функций платформа включает в себя интегрированные камеры с поддержкой AI и программное обеспечение для анализа радиолокационных изображений Elektrobit с интегрированной подготовкой к использованию ускорителей EPI в системе. Это результат тесного сотрудничества между 16 партнерами по Stream4, направленного на выполнение поставленных задач по определению подходящей платформы eHPC, определению ее архитектуры и разработке необходимого комплекта разработки программного обеспечения (SDK).

Infineon также расширил автомобильный микроконтроллер с точки зрения его архитектуры и производительности, так что он может действовать как главный и управлять одним или несколькими ускорителями. Соответствующими аспектами были безопасность, защищённость, откат или резервирование для ограниченного применения в отношении верхнего уровня целостности автомобильной безопасности D (ASIL D) на системном уровне, который требуется для приложений автономного вождения.

Платформа масштабируема и открыта для дальнейших технологий со слотами для будущих автомобильных версий процессора общего назначения EPI, ускорителя на базе EPAC RISC-V, а также плитки ускорителя Kalray Massively Parallel Processor Array (MPPA) для eHPC, разработанной как IP в потоке 2.

Тестовые прогоны показывают, что у EPI теперь есть специальные технологии, подходящие для автономного вождения как минимум до четвёртого уровня.

Помимо аппаратной платформы, этот поток также включал разработку полной программной экосистемы, в значительной степени основанной на программных продуктах компании Elektrobit, специализирующейся на автомобильном программном обеспечении. Эта область также включает программный стек автомобильной платформы eHPC, включая разработку классической автомобильной открытой архитектуры операционной системы (AUTOSAR) для микроконтроллеров Auto eHPC и адаптивную разработку AUTOSAR для HPC GPP и гипервизор L4Re (виртуализация), которые имеют решающее значение для автомобильных приложений.

Специальная концепция была совместно разработана для замкнутого программного обеспечения, что внесло свой вклад в общую концепцию безопасности EPI.

После этого трёхлетнего начального этапа результаты и выводы будут продолжены в дальнейших проектах.

«Я горжусь выдающимися результатами, достигнутыми командами EPI всего за три года сотрудничества, прокладывающих путь к технологическому суверенитету Европы. Я особенно впечатлен тем, что мы достигли наших целей в срок с ограниченным бюджетом, несмотря на беспрецедентные условия труда из-за ужасной пандемии COVID-19. Это создало благоприятные условия для запуска следующего этапа и успешной поставки европейских процессоров и ускорителей для проектов EUPEX (EUropean Pilot for Exascale) и TEP (The European Pilot), предшественников европейских систем exascale », – сказал Эрик Мончалин (Атос), председатель правления EPI.


Автор: Ник Флаэрти

Источник: eenews




Поделиться:


Комментарии

Текст сообщения*
Защита от автоматических сообщений
 


На данном сайте используются cookie для сбора информации технического характера и обрабатывается Ваш IP-адрес. Продолжая использовать этот сайт, вы даете согласие на использование файлов cookies.